華為發(fā)布了半導(dǎo)體“韜（τ）定律”概念。在2026國(guó)際電路與系統(tǒng)研討會(huì)上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表了題為《半導(dǎo)體新路徑探索與實(shí)踐》的主旨演講，正式介紹了這一定律。這是中國(guó)在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。預(yù)計(jì)到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

何庭波署名的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中國(guó)科學(xué)院科技論文預(yù)發(fā)布平臺(tái)，詳細(xì)介紹了“韜（τ）定律”。該定律是自登納德縮放定律以來(lái)，首個(gè)在整個(gè)計(jì)算棧建立統(tǒng)一優(yōu)化目標(biāo)的縮放原理。它不再將晶體管面積作為技術(shù)進(jìn)步的核心衡量指標(biāo)，而是采用單一特征時(shí)間常數(shù)τ作為統(tǒng)一優(yōu)化目標(biāo)，覆蓋從單個(gè)開(kāi)關(guān)晶體管到數(shù)據(jù)中心工作負(fù)載、跨越十二個(gè)數(shù)量級(jí)的整個(gè)計(jì)算體系。

論文展示了兩個(gè)量產(chǎn)級(jí)別的驗(yàn)證案例：在移動(dòng)SoC方面，邏輯折疊技術(shù)在相同器件節(jié)點(diǎn)下實(shí)現(xiàn)了晶體管密度55%的提升和41%的能效增益；在AI系統(tǒng)方面，由具備內(nèi)存語(yǔ)義統(tǒng)一總線架構(gòu)、近封裝Hi-ONE光學(xué)I/O以及edge-to-surface 3D折疊技術(shù)共同構(gòu)成的協(xié)同設(shè)計(jì)技術(shù)棧，預(yù)計(jì)到2035年將實(shí)現(xiàn)超過(guò)100倍的硬件集成度增長(zhǎng)。

未來(lái)十年，邏輯折疊技術(shù)預(yù)計(jì)將從局部關(guān)鍵路徑折疊演進(jìn)為全面、多層級(jí)的折疊架構(gòu)，在單個(gè)封裝內(nèi)集成三層、四層甚至更多有源層堆疊。這一演進(jìn)依賴(lài)于低溫混合鍵合技術(shù)和TSV（硅通孔）落點(diǎn)下移，釋放超過(guò)30%的高層布線資源。2026-2035年間，晶體管密度預(yù)計(jì)將提升至接近或超過(guò)每平方毫米4億個(gè)晶體管（400 MTr/mm2），顯著提升麒麟芯片CPU核心頻率，并為邁向4 GHz甚至更高頻率鋪平道路。

論文指出，3D堆疊的發(fā)展將是必然。“扇出困境”將導(dǎo)致2.5D扇出型封裝擴(kuò)展能力受阻，而3D堆疊則將解決這一困境，使封裝變成垂直集成堆棧，內(nèi)存、互連網(wǎng)絡(luò)、供電與邏輯電路都能同步擴(kuò)展。大約在2030年前，昇騰超節(jié)點(diǎn)產(chǎn)品線仍將依賴(lài)一系列成熟技術(shù)組合。2030年左右，昇騰990將首次把邏輯折疊技術(shù)引入AI加速器領(lǐng)域，之后3D堆疊將成為2035年前性能擴(kuò)展系數(shù)的主要承載方式，硬件集成度預(yù)計(jì)將提升超過(guò)100倍。

論文還提出，在每顆AI芯片400 Gb/s的帶寬水平下，銅纜互連仍然是成熟、可靠且易于實(shí)現(xiàn)的方案。但當(dāng)單芯片帶寬提升至數(shù) Tb/s 級(jí)別時(shí)，銅互連在物理層面將難以為繼。為此，華為開(kāi)發(fā)了高密度光互連節(jié)點(diǎn)引擎（Hi-ONE），每個(gè)模塊提供8 Tb/s帶寬，通過(guò)單條光鏈路實(shí)現(xiàn)與AI芯片UB帶寬相匹配的傳輸能力。這將使面向分布式、吉瓦級(jí)數(shù)據(jù)中心的高密度互連在物理上真正具備可實(shí)現(xiàn)性。

何庭波在論文中強(qiáng)調(diào)，未來(lái)資金應(yīng)當(dāng)重視τ，而不是僅僅追隨制程工藝節(jié)點(diǎn)。競(jìng)爭(zhēng)優(yōu)勢(shì)不再單純依賴(lài)最先進(jìn)光刻工藝，封裝技術(shù)、內(nèi)存帶寬和互聯(lián)架構(gòu)設(shè)計(jì)如今也變得同樣重要。