1納米大戰(zhàn)打響 臺積電A14工藝領跑！全球最大的晶圓代工廠臺積電確認其繼2nm工藝之后的下一代工藝命名為“A14”，并公布了詳細的路線圖，目標是在2027年實現試生產。臺積電正式宣布其1.4nm級超精細工藝“A14”的發(fā)布日期，以應對來自英特爾和三星電子的激烈競爭。臺積電正在臺灣中部科學園區(qū)建設一座新的晶圓廠，投資額約為490億美元。該晶圓廠預計將于2027年底進行試生產，并于2028年開始全面量產。

A14工藝基于臺積電第二代納米片晶體管架構。與2nm工藝相比，在相同功耗水平下，性能提升15%，而功耗最多可降低30%。邏輯密度提升超過20%，能夠制造更小巧、更高效的AI加速器和移動芯片組。臺積電計劃在A14工藝的初期階段利用現有的“低數值孔徑EUV”設備應用多重曝光技術，確保良率和成本效益。隨后，在2027年第三季度左右，逐步引入ASML的下一代“高數值孔徑EUV”設備，實現技術進步。

業(yè)界預計，A14工藝將成為2028年發(fā)布的iPhone 20（暫定名）以及下一代AI服務器芯片組的關鍵生產基地。三星電子已將其1.4nm工藝的量產目標調整至2029年，而臺積電通過確認2027年試生產和2028年量產的計劃，在先進制造工藝的競爭中占據了優(yōu)勢地位。分析師指出，臺積電將工藝命名為“A14”，標志著埃格斯特朗時代的開啟。鑒于人工智能的蓬勃發(fā)展，能效已成為半導體性能的關鍵指標，臺積電的低功耗、高能效工藝路線圖將產生強大的“鎖定”效應，從而留住蘋果和英偉達等主要客戶。

臺積電業(yè)務發(fā)展及全球銷售高級副總裁兼副首席運營Kevin Zhang表示，A14是一項全新的工藝技術，基于公司第二代GAAFET納米片晶體管和新的標準單元架構，旨在實現性能、功耗和尺寸縮放方面的優(yōu)勢。與N2工藝相比，A14工藝在相同功耗和復雜度下可實現10%至15%的性能提升，在相同頻率和晶體管數量下功耗降低25%至30%，晶體管密度提高20%至23%。由于A14是一個全新的工藝節(jié)點，因此需要全新的IP、優(yōu)化和EDA軟件。A14還采用了NanoFlex Pro技術，使設計人員能夠以非常靈活的方式設計產品，實現最佳的功率性能優(yōu)勢。臺積電計劃在2029年推出帶有SPR背面供電的A14工藝。

三星電子的晶圓代工部門設定了目標，力爭在2030年前推出1納米工藝。1納米技術被視為一項夢寐以求的創(chuàng)新工藝，可以將半導體芯片中負責數據處理的組件寬度縮小至1納米。三星電子通過制定2030年前實現1納米工藝的路線圖，與臺積電展開公平的技術競爭。自2019年宣布“2030年成為系統半導體第一”的愿景以來，三星電子一直致力于追趕臺積電，尤其是在先進制造工藝方面。三星電子正在為其尖端的2納米技術進行多項改進，包括為特斯拉的2納米芯片“AI6”開發(fā)一種名為“SF2T”的定制工藝，用于量產。這款芯片將于2027年開始在三星電子位于美國泰勒的新晶圓代工中心生產。

Rapidus公司致力于為先進半導體提供代工服務，計劃于2026年底開始生產客戶設計的2納米測試芯片。Rapidus的目標是在1納米制程節(jié)點上將與臺積電的技術差距縮小到六個月左右。按照最初計劃，Rapidus將于2029年開始生產，目標是快速實現量產，以跟上競爭對手的步伐。

設計、開發(fā)和制造2nm及以下的芯片需要一系列全新的商業(yè)和技術權衡。在如此小的尺寸下，縮小器件特征的主要目標是實現每瓦性能的數倍提升，但這并非像在硅片上集成更多晶體管那么簡單。在這樣的尺寸下，幾個原子的偏差，或者信號路徑中納米級的空隙或毛刺，都可能影響性能。導線和金屬層變得如此纖薄，任何異常都可能導致意料之外的熱梯度和熱遷移，從而降低可靠性并縮短器件壽命。此外，諸如光刻膠之類的材料需要極高的純度，其雜質含量必須以千萬億分之一來衡量。

幾乎所有這些尖端芯片都是異構的。雖然部分邏輯電路采用2納米或18埃工藝，但大多數設計也使用了采用較舊工藝開發(fā)的芯片進行封裝。混合制造工藝并非新鮮事，但這些組合的規(guī)模和潛在影響正變得越來越具有挑戰(zhàn)性。像谷歌、特斯拉、微軟和Meta這樣的大型系統公司不斷追求更高的性能，這需要比單個光罩所能提供的更大的面積。解決方案是將不同的功能劃分成芯片組，并使用中介層將它們連接起來，這樣每個系統的邏輯密度就比單個光罩大小的SoC所能提供的要高得多。但隨著芯片組數量的增加，這種方法很容易從一個難題變成一個無法解決的問題。

在2納米及以下制程工藝中，幾乎所有挑戰(zhàn)都相互關聯。孤立地解決一個挑戰(zhàn)很可能導致其他地方出現更棘手的問題。通過結合更快的互連技術、針對不同類型的數據進行優(yōu)化、算法量化以及軟硬件協同設計，性能得到了顯著提升。但它們實現性能提升的方式卻可能大相徑庭。每個新節(jié)點和每種新的多芯片架構都涉及更多交互，工程上的回旋余地也更小。但這并非擴展的終點。如果真正的3D-IC設計能夠成功部署，性能和功耗有望再提升一個數量級甚至更多。