華為提出的“韜定律”有哪些亮點(diǎn) 重新定義技術(shù)進(jìn)步指標(biāo)

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2026-05-25 23:08:37 藍(lán)鯨新聞

華為今日發(fā)布了半導(dǎo)體“韜（τ）定律”概念。在2026國際電路與系統(tǒng)研討會(huì)上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表了題為《半導(dǎo)體新路徑探索與實(shí)踐》的主旨演講，正式提出了這一新原則。這是中國在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。預(yù)計(jì)到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

華為提出的“韜定律”有哪些亮點(diǎn)

何庭波署名的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中國科學(xué)院科技論文預(yù)發(fā)布平臺，詳細(xì)介紹了“韜（τ）定律”。該定律是自登納德縮放定律以來，首個(gè)在整個(gè)計(jì)算棧建立統(tǒng)一優(yōu)化目標(biāo)的縮放原理。它不再將晶體管面積作為技術(shù)進(jìn)步的核心衡量指標(biāo)，而是采用單一特征時(shí)間常數(shù)τ作為統(tǒng)一優(yōu)化目標(biāo)，覆蓋從單個(gè)開關(guān)晶體管到數(shù)據(jù)中心工作負(fù)載、跨越十二個(gè)數(shù)量級的整個(gè)計(jì)算體系。

論文展示了兩個(gè)量產(chǎn)級別的驗(yàn)證案例：在移動(dòng)SoC方面，邏輯折疊技術(shù)在相同器件節(jié)點(diǎn)下實(shí)現(xiàn)了晶體管密度55%的階躍式提升及41%的能效增益；在AI系統(tǒng)方面，具備內(nèi)存語義統(tǒng)一總線架構(gòu)、近封裝 Hi-ONE光學(xué)I/O以及edge-to-surface 3D折疊技術(shù)共同構(gòu)成的協(xié)同設(shè)計(jì)技術(shù)棧，預(yù)計(jì)到2035年將實(shí)現(xiàn)超過100倍的硬件集成度增長。

未來十年，邏輯折疊技術(shù)預(yù)計(jì)將從局部關(guān)鍵路徑折疊演進(jìn)為全面、多層級的折疊架構(gòu)，在單個(gè)封裝內(nèi)集成三層、四層甚至更多有源層堆疊。這一演進(jìn)將依賴于低溫混合鍵合技術(shù)和TSV落點(diǎn)下移兩大技術(shù)支撐。預(yù)計(jì)2026-2035年，晶體管密度將提升至接近或超過每平方毫米4億個(gè)晶體管（400 MTr/mm2），并顯著提升麒麟芯片CPU核心頻率，為邁向4 GHz甚至更高頻率鋪平道路。

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