5月25日上午，在上海舉辦的2026國際電路與系統(tǒng)研討會(huì)上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)表了題為《半導(dǎo)體新路徑探索與實(shí)踐》的主旨演講，正式提出“韜定律”。τ在電路理論中代表時(shí)間常數(shù)，即信號(hào)從一種狀態(tài)切換到另一種狀態(tài)所需要的時(shí)間。

韜定律主張以“時(shí)間縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則。通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延，不斷提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。

近年來，摩爾定律面臨物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)。隨著晶體管“幾何縮微”放緩，成本紅利逐漸消退，如何跨越傳統(tǒng)工藝路徑的局限，探索出一條全新的可持續(xù)演進(jìn)路線，以滿足當(dāng)下呈指數(shù)級(jí)攀升的計(jì)算性能需求，已成為全球半導(dǎo)體行業(yè)亟待攻克的共同難題。華為認(rèn)為，韜定律正是解決該難題的有效路徑。

韜定律構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系，旨在系統(tǒng)性降低時(shí)間常數(shù)τ，驅(qū)動(dòng)各層級(jí)性能、能效、晶體管密度的持續(xù)提升。華為預(yù)計(jì)，到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

受“華為發(fā)布韜定律”事件影響，當(dāng)日科創(chuàng)50指數(shù)暴漲5.88%，創(chuàng)出歷史新高。半導(dǎo)體產(chǎn)業(yè)鏈公司批量大漲：中芯國際收盤漲幅18.78%，總市值達(dá)12500億元；華虹公司收盤漲幅20%；盛美上海收盤漲幅17.75%；拓荊科技收盤漲幅16.86%；華大九天收盤漲幅15.04%；概倫電子收盤漲幅13.19%；兆易創(chuàng)新收盤漲幅10%；長電科技收盤漲幅10%；寒武紀(jì)收盤漲幅9.37%。

韜定律的核心是通過系統(tǒng)性壓縮信號(hào)在芯片各層級(jí)中的傳播時(shí)間來實(shí)現(xiàn)芯片性能的持續(xù)提升，而不是單純依賴把晶體管做得越來越小。何庭波表示，過去六年，華為基于這一路線設(shè)計(jì)并量產(chǎn)了381款芯片，覆蓋移動(dòng)、AI、汽車、工業(yè)等多個(gè)領(lǐng)域。今年秋季即將發(fā)布的新一代麒麟芯片，將率先采用她在演講中重點(diǎn)介紹的核心技術(shù)——邏輯折疊。

深圳一家半導(dǎo)體企業(yè)的產(chǎn)品總監(jiān)表示，韜定律的發(fā)布意味著國內(nèi)集成電路的設(shè)計(jì)思路正在發(fā)生轉(zhuǎn)變，從單純追求更小的制程節(jié)點(diǎn)轉(zhuǎn)向以先進(jìn)封裝為核心的多層立體設(shè)計(jì)。同日，何庭波署名學(xué)術(shù)論文《A Time Scaling Theory for Multi-Layer Electronic Systems》預(yù)印本在中國科學(xué)院科技論文預(yù)發(fā)布平臺(tái)ChinaXiv發(fā)布，并已投稿至《中國科學(xué)：信息科學(xué)》。該論文詳細(xì)闡述了韜定律的理論框架、邏輯折疊的工藝參數(shù)，以及麒麟2026芯片的實(shí)測性能數(shù)據(jù)。

所謂“幾何縮微”，與摩爾定律有關(guān)。1965年，英特爾聯(lián)合創(chuàng)始人戈登·摩爾注意到一個(gè)規(guī)律：集成電路上能容納的晶體管數(shù)量大約每兩年翻一倍。這個(gè)規(guī)律后來被稱為摩爾定律，即晶體管越做越小，同樣面積的芯片上能塞進(jìn)更多元件，在性能提升的同時(shí)，成本卻在下降。這種通過不斷縮小晶體管物理尺寸來提升芯片性能的方法，被業(yè)內(nèi)稱為“幾何縮微”。

然而，近60年來，全球半導(dǎo)體產(chǎn)業(yè)的技術(shù)迭代、資本投入和產(chǎn)品定價(jià)，基本都建立在這套邏輯之上。摩爾定律能持續(xù)統(tǒng)治半導(dǎo)體行業(yè)這么久，背后還有配套理論支撐。1974年，IBM工程師羅伯特?登納德提出了一套縮放規(guī)則：晶體管的尺寸和電壓可以等比例縮小，功耗密度保持不變。這條規(guī)則的意義在于，它讓“縮小尺寸”變成了一件幾乎沒有副作用的事，尺寸縮小，速度變快，而由于電壓同步降低，單位面積上的功耗并不增加，芯片不會(huì)因?yàn)樽兛於兊酶鼱C。

整個(gè)半導(dǎo)體行業(yè)由此進(jìn)入了一個(gè)“做小就是做好”的黃金時(shí)代。但這套規(guī)則在2005年前后開始失效。登納德規(guī)則成立的前提是電壓和尺寸同步縮小，功耗密度保持不變。但電壓縮小到一定程度后，晶體管在關(guān)閉狀態(tài)下開始漏電，“縮小尺寸”的副作用出現(xiàn)：芯片功耗密度上升，發(fā)熱加劇。于是，芯片行業(yè)的工程師們不得不在同一時(shí)刻只啟用芯片上的部分區(qū)域，讓其余晶體管保持閑置，業(yè)內(nèi)稱之為“暗硅”。這意味著，“縮小尺寸”不再自動(dòng)等于“全面進(jìn)步”，功耗和發(fā)熱成了每一代制程都要額外付出的代價(jià)。

盡管“做小等于做好”的前提已經(jīng)動(dòng)搖，但幾何縮微仍然是整個(gè)行業(yè)唯一成熟的技術(shù)路線，短期內(nèi)沒有替代方案。與此同時(shí)，智能手機(jī)等消費(fèi)電子產(chǎn)品的快速普及，對(duì)芯片的小型化和低功耗持續(xù)提出更高要求，行業(yè)有充分的動(dòng)力繼續(xù)沿這條路走下去。

為應(yīng)對(duì)功耗問題，行業(yè)在晶體管結(jié)構(gòu)上進(jìn)行了一次重大升級(jí)——從平面設(shè)計(jì)改為鰭式場效應(yīng)晶體管（FinFET），柵極從三面包裹溝道，控制力增強(qiáng)，漏電得到緩解。憑借這一代架構(gòu)升級(jí)，幾何縮微又延續(xù)了大約十年，但進(jìn)入7納米及以下制程后，繼續(xù)縮小尺寸帶來的性能提升在快速收窄。

何庭波在論文中指出了幾何縮微在7納米之后加速失效的三個(gè)原因：第一，由于速度飽和效應(yīng)，晶體管的速度提升與尺寸縮小之間的關(guān)系，從二次方變成了線性。第二，芯片內(nèi)部互連線路的寄生電阻和電容日益主導(dǎo)信號(hào)延遲。第三，在經(jīng)濟(jì)層面，隨著掩模版成本、EUV設(shè)備折舊以及設(shè)計(jì)規(guī)則復(fù)雜度的大幅攀升，在2納米節(jié)點(diǎn)，一顆芯片的設(shè)計(jì)預(yù)算已超過10億美元。單個(gè)晶體管的成本不降反升。

圍繞幾何縮微之外的替代路徑，行業(yè)已經(jīng)在多個(gè)方向上探索，芯粒（Chiplet）是其中最受關(guān)注的方向之一。對(duì)于華為來說，這個(gè)問題來得更早，也更急迫——2019年，由于地緣政治影響，華為無法繼續(xù)使用海外最先進(jìn)的芯片代工服務(wù)。在這種情況下，不管摩爾定律是否失效，華為都已經(jīng)無法沿著幾何縮微的路線繼續(xù)走下去。

從2020年5月開始，華為半導(dǎo)體團(tuán)隊(duì)用六年時(shí)間，在手機(jī)SoC、AI加速器、系統(tǒng)互聯(lián)和封裝技術(shù)上尋找替代路徑。何庭波在上述論文中給出的結(jié)論是：突破不在于找到下一代制程工藝或新的晶體管架構(gòu)，而在于改變、優(yōu)化目標(biāo)本身。基于這個(gè)判斷，韜定律把時(shí)間本身確立為芯片迭代的核心優(yōu)化指標(biāo)。

τ被定義為“特征時(shí)間常數(shù)”，貫穿晶體管、電路、芯片、系統(tǒng)四個(gè)層級(jí)。在這套框架下，幾何縮微不再是唯一的技術(shù)路線，而是降低τ的手段之一。過去半導(dǎo)體行業(yè)評(píng)價(jià)一顆芯片先不先進(jìn)，主要看它用了幾納米的制程工藝，但韜定律提出了一個(gè)不同的評(píng)價(jià)標(biāo)準(zhǔn)——最終衡量的是信號(hào)在芯片中完成一次完整操作需要多少時(shí)間。

何庭波的論文給出了一個(gè)代際迭代公式：下一代的τ等于當(dāng)前τ除以一個(gè)縮放系數(shù)α。不同行業(yè)按各自需求決定迭代速度，而非被一條統(tǒng)一的制程路線牽著走。韜定律落地的第一項(xiàng)核心技術(shù)是邏輯折疊，針對(duì)7納米以下制程中連接晶體管的金屬線路產(chǎn)生的延遲已經(jīng)超過晶體管本身的開關(guān)時(shí)間的問題，將關(guān)鍵電路拆分到縱向堆疊的多層芯片上，層與層之間通過混合鍵合相連，信號(hào)可以縱向穿越，走線長度大幅縮短，關(guān)鍵路徑的延遲隨之下降。

何庭波在上述論文中公布了2026款麒麟芯片的實(shí)測數(shù)據(jù)：晶體管密度從上一代的每平方毫米1.55億顆提升至2.38億顆，單代漲幅55%；核心能效提升41%，最高主頻漲幅接近13%，CPU性能核主頻達(dá)到3.1GHz，SRAM運(yùn)行主頻提升超過40%。這些數(shù)據(jù)均在固定制程節(jié)點(diǎn)內(nèi)取得，沒有采用新的光刻工藝。

論文同時(shí)公布了麒麟芯片后續(xù)幾年的主頻迭代計(jì)劃：2027年目標(biāo)3.39GHz，2028年目標(biāo)3.71GHz，2029年目標(biāo)4GHz；到2031年，晶體管密度目標(biāo)是突破每平方毫米4億顆。根據(jù)華為方面發(fā)布的信息，這一密度水平將“達(dá)到1.4納米制程的同等水平”。

值得一提的是，韜定律的適用范圍不僅限于手機(jī)芯片。大型AI集群超過80%的能耗用于數(shù)據(jù)傳輸，超過70%的成本投入在存儲(chǔ)設(shè)備上。對(duì)AI系統(tǒng)而言，壓縮數(shù)據(jù)在芯片之間、機(jī)柜之間和封裝內(nèi)部的傳輸時(shí)間，與優(yōu)化計(jì)算本身同等重要。何庭波在上述論文也提出了多項(xiàng)面向AI數(shù)據(jù)中心的技術(shù)方案。

按照何庭波在論文的預(yù)測，到2035年，AI硬件集成度將增長超過100倍。昇騰系列AI芯片則預(yù)計(jì)在2030年前后引入邏輯折疊技術(shù)。

韜定律能否從單款芯片擴(kuò)展到整個(gè)產(chǎn)業(yè)，取決于一項(xiàng)關(guān)鍵工藝的成熟度——先進(jìn)封裝。一位半導(dǎo)體產(chǎn)業(yè)鏈分析人士表示，韜定律的發(fā)布標(biāo)志著國產(chǎn)半導(dǎo)體正式在混合鍵合和3D堆疊方向上進(jìn)行系統(tǒng)性投入，對(duì)晶圓廠、封裝企業(yè)和EDA公司都有直接影響。邏輯折疊的核心工藝是把兩片甚至多片晶圓縱向堆疊在一起，每多堆疊一層，就要多做一輪完整的制造流程。

不過，何庭波在論文中也明確列出了一系列韜定律尚未解決的技術(shù)難題。第一個(gè)難題是EDA工具鏈?，F(xiàn)有的芯片設(shè)計(jì)軟件是為平面時(shí)代開發(fā)的，面積、時(shí)序、功耗三個(gè)指標(biāo)分開優(yōu)化，但邏輯折疊要求設(shè)計(jì)工具把多層堆疊的晶圓當(dāng)作一個(gè)整體來處理，支持在標(biāo)準(zhǔn)單元層級(jí)上進(jìn)行跨層分配，傳統(tǒng)的二維設(shè)計(jì)工具無法適配這種需求。第二個(gè)難題是晶圓間的工藝偏差。此外，芯片行業(yè)現(xiàn)有的性能評(píng)測標(biāo)準(zhǔn)也無法評(píng)估韜定律追求的全棧協(xié)同優(yōu)化效果。何庭波呼吁行業(yè)建立一套新的基準(zhǔn)測試體系，能夠量化系統(tǒng)各層級(jí)的延遲分布和優(yōu)化空間。