在2納米及以下工藝水平，摩爾定律意味著芯片上集成的晶體管數(shù)量更多，但同時(shí)也帶來(lái)了新的挑戰(zhàn)。理論上，集成更多晶體管可以提高數(shù)據(jù)處理速度和傳輸效率，但實(shí)際操作中卻面臨諸多難題。

縮小晶體管、導(dǎo)線和存儲(chǔ)單元尺寸是實(shí)現(xiàn)這一目標(biāo)的傳統(tǒng)方法，但在2納米及以下制程下，這種方法遇到了嚴(yán)峻挑戰(zhàn)。導(dǎo)線非常細(xì)，導(dǎo)致RC延遲問(wèn)題顯著增加。作為緩存主要手段的SRAM尺寸縮小速度遠(yuǎn)落后于數(shù)字邏輯電路，限制了單個(gè)光罩大小的芯片上的存儲(chǔ)容量。此外，由于工藝偏差，在晶圓廠中實(shí)現(xiàn)相同的良率變得更加困難，因?yàn)槠羁赡艹霈F(xiàn)在數(shù)百甚至數(shù)千個(gè)插入點(diǎn)以及制造過(guò)程中使用的數(shù)十種工具上。

任何制造工藝都存在一定程度的偏差，但在2納米制程中，偏差程度及其成因都在增加。金屬層和襯底越來(lái)越薄，容易發(fā)生翹曲，導(dǎo)致凸點(diǎn)無(wú)法完全連接。為確保芯片可靠性而需要的數(shù)十道工序也可能削弱或損壞脆弱的互連結(jié)構(gòu)或材料。結(jié)果是，雖然芯片上的晶體管和互連數(shù)量更多，但缺陷率也更高，成本上升，良率下降。

Synopsys工程副總裁Abhijeet Chakraborty表示，人們期望尺寸縮小后，器件性能更快、功耗更低、晶體管密度更高，但這些目標(biāo)的實(shí)現(xiàn)充滿挑戰(zhàn)。實(shí)際應(yīng)用中，良率和可制造性都面臨著諸多挑戰(zhàn)。

制造工藝是一個(gè)不斷完善的過(guò)程。隨著時(shí)間推移，工藝不斷改進(jìn)，使得代工廠能夠放寬嚴(yán)格的設(shè)計(jì)規(guī)則，EDA和設(shè)備供應(yīng)商也能針對(duì)每項(xiàng)工藝制定相應(yīng)的規(guī)則和例外情況。最初，僅僅是讓這些先進(jìn)節(jié)點(diǎn)設(shè)計(jì)正常運(yùn)行本身就是一項(xiàng)工程壯舉，早期版本通常是針對(duì)最壞情況設(shè)計(jì)的，包含冗余晶體管、互連線以及足夠的內(nèi)置自測(cè)試功能，以便在必要時(shí)重新路由數(shù)據(jù)和處理過(guò)程。

然而，這種利潤(rùn)空間會(huì)占用寶貴的面積資源，限制性能和動(dòng)力方面的投資回報(bào)。proteanTecs首席技術(shù)官Evelyn Landman指出，在2納米和18A工藝中，裕量已成為最受詬病的資源之一。靜態(tài)保護(hù)帶會(huì)犧牲性能和功耗，并且仍然無(wú)法抵御實(shí)際應(yīng)用環(huán)境中的各種挑戰(zhàn)。唯一可持續(xù)的方法是直接測(cè)量保護(hù)帶，即在實(shí)際工作負(fù)載下，以高覆蓋率實(shí)時(shí)監(jiān)測(cè)時(shí)序裕量，并在產(chǎn)品生命周期內(nèi)持續(xù)管理。

隨著工藝的成熟，可以在保持可接受良率的前提下減少裕量。但對(duì)于5納米以下的每個(gè)新節(jié)點(diǎn)，尤其是2納米及以下節(jié)點(diǎn)，實(shí)現(xiàn)這一目標(biāo)所需的時(shí)間越來(lái)越長(zhǎng)。盡管16/14埃節(jié)點(diǎn)正在研發(fā)中，10埃（相當(dāng)于1納米）節(jié)點(diǎn)的研發(fā)工作也已啟動(dòng)，但從5納米之后的每個(gè)節(jié)點(diǎn)開(kāi)始，達(dá)到足以滿足大規(guī)模量產(chǎn)良率要求的量產(chǎn)所需的時(shí)間都在延長(zhǎng)。

英特爾邏輯技術(shù)副總裁兼總經(jīng)理Ben Sell表示，14A之后，下一個(gè)重要的制程節(jié)點(diǎn)是10A。他們已經(jīng)在研發(fā)這個(gè)節(jié)點(diǎn)，重要的是它能否滿足客戶的需求。通常會(huì)先確定一個(gè)基礎(chǔ)節(jié)點(diǎn)，根據(jù)客戶需求定義。如果這個(gè)節(jié)點(diǎn)滿足了主要客戶的需求，那么在與更多客戶合作時(shí)，可能會(huì)對(duì)這個(gè)節(jié)點(diǎn)進(jìn)行一些修改，比如增加幾層金屬層或進(jìn)行小的改動(dòng)，以滿足特定產(chǎn)品的需求。

10A節(jié)點(diǎn)很可能是最后一個(gè)采用環(huán)柵場(chǎng)效應(yīng)晶體管（GAA）的節(jié)點(diǎn)。取而代之的是互補(bǔ)型場(chǎng)效應(yīng)晶體管（CFET），這種晶體管結(jié)合了在不同晶圓上開(kāi)發(fā)的nFET和pFET。Lam Research的首席人工智能官兼Semiverse Solutions公司副總裁David Fried表示，CFET是一種器件架構(gòu)，與FinFET和環(huán)柵FET相比，增加了前端的復(fù)雜性和挑戰(zhàn)。結(jié)構(gòu)更加復(fù)雜，涉及的材料也更多。這些材料之間的距離將比以往任何時(shí)候都更近。對(duì)于CFET來(lái)說(shuō)，nFET和pFET上下堆疊，這帶來(lái)了巨大的結(jié)構(gòu)復(fù)雜性，以及前所未有的互連復(fù)雜性。

人工智能數(shù)據(jù)中心的大規(guī)模建設(shè)和部署，從根本上改變了2納米及以下制程芯片的設(shè)計(jì)和制造格局。雖然從功耗角度來(lái)看，芯片尺寸的縮小仍然被視為優(yōu)勢(shì)，性能方面也有一定提升，但光罩尺寸的芯片上可用的空間不足以處理生成式人工智能和智能人工智能所需的大量數(shù)據(jù)。因此，重點(diǎn)轉(zhuǎn)向多芯片封裝的芯片組，盡管名稱如此，但這些芯片組的尺寸可以與光罩尺寸相同。

這帶來(lái)了一系列新的權(quán)衡取舍。對(duì)于定制化高級(jí)封裝中的多個(gè)芯片而言，面積不再是主要問(wèn)題，但數(shù)據(jù)的編排和傳輸變得極具挑戰(zhàn)性。解析人工智能計(jì)算是一個(gè)復(fù)雜的、大規(guī)模并行操作，其中處理過(guò)程可能被分配到不同的處理單元，最終將結(jié)果合并。自IBM在20世紀(jì)80年代首次大規(guī)模并行處理以來(lái)，最后一步一直是個(gè)難題。

工作負(fù)載如今已成為首要的設(shè)計(jì)約束條件。大型語(yǔ)言模型訓(xùn)練和推理模式會(huì)在芯片上造成高度不均勻的壓力。即使是相同的芯片，瞬時(shí)峰值、局部熱點(diǎn)和長(zhǎng)時(shí)間的壓力模式也會(huì)產(chǎn)生截然不同的結(jié)果。忽略工作負(fù)載行為的設(shè)計(jì)要么會(huì)過(guò)度約束，要么會(huì)在實(shí)際應(yīng)用中顯得脆弱。

隨著芯片逐漸演變?yōu)橛蛇B接到某種中介層的微型芯片組成的集合體，這一點(diǎn)變得尤為重要。為了使用更細(xì)的導(dǎo)線在更長(zhǎng)的距離上傳輸更多數(shù)據(jù)，還需要進(jìn)行其他方面的改進(jìn)。在最先進(jìn)的工藝節(jié)點(diǎn)上，需要采用新的材料和工藝，以提高先進(jìn)封裝內(nèi)部以及封裝之間長(zhǎng)距離傳輸電子（最終也包括光子）的遷移率，同時(shí)還要提高結(jié)構(gòu)穩(wěn)定性，并減少2.5D和3.5D結(jié)構(gòu)中的翹曲。

在這樣的尺寸下，規(guī)模經(jīng)濟(jì)和可重復(fù)性變得愈發(fā)重要。從2008年開(kāi)始，芯片行業(yè)著手將晶圓尺寸從300毫米過(guò)渡到450毫米，以期在一片晶圓上制造更多芯片，從而抵消不斷上漲的研發(fā)成本。然而，由于當(dāng)時(shí)能夠從450毫米晶圓中獲益的公司數(shù)量不足，這項(xiàng)計(jì)劃于2017年被擱置。

自那時(shí)以來(lái)，市場(chǎng)已經(jīng)發(fā)生了變化。現(xiàn)在有四家領(lǐng)先的晶圓廠——英特爾晶圓廠、臺(tái)積電晶圓廠、三星晶圓廠，以及新加入的Rapidus晶圓廠——同時(shí)，由于人工智能的發(fā)展，人們對(duì)更高性能的需求也永無(wú)止境。僅僅提高時(shí)鐘頻率已不再可行，因?yàn)檫@會(huì)燒毀芯片，因此業(yè)界選擇了采用多芯片方案，即芯片組（chiplet）。制造所有這些芯片組最經(jīng)濟(jì)的方法是使用大型矩形面板，而不是300毫米圓形晶圓。這與轉(zhuǎn)向450毫米晶圓的原理相同，只是形狀和尺寸不同，并且作為被動(dòng)基板。

然而，這種變化的幅度令人望而生畏。它需要全新的設(shè)備和不同的薄晶圓處理方法，這絕非易事。此外，由于機(jī)械應(yīng)力，最大偏差區(qū)域也從晶圓邊緣轉(zhuǎn)移到了面板中心。

推動(dòng)先進(jìn)制程節(jié)點(diǎn)的發(fā)展背后是財(cái)力雄厚的公司愿意投資定制硅芯片以滿足其特定需求和數(shù)據(jù)類型。Rapidus的晶圓級(jí)芯片 (DIO) 和面板級(jí)芯片 (DIO) 技術(shù)實(shí)現(xiàn)了超越2納米電子傳輸通道的定制化。與此同時(shí)，英特爾晶圓代工 (Intel Foundry) 將該傳輸通道集成到下層金屬層中，然后提供額外的金屬層以供定制，以及各種互連方式，例如橋接。臺(tái)積電 (TSMC) 則通過(guò)其名為NanoFlex的技術(shù)，在其標(biāo)準(zhǔn)單元架構(gòu)中提供靈活性。三星計(jì)劃提供一種定制的HBM，從不同角度提升性能。最終，每家晶圓代工廠都會(huì)找到最適合自己的方案，很可能是多種方法的組合。

高速地對(duì)數(shù)據(jù)進(jìn)行優(yōu)先級(jí)排序、分類和傳輸至關(guān)重要。在平面SoC中，從芯片一角向另一角發(fā)送信號(hào)仍然比通過(guò)中介層將信號(hào)傳輸?shù)叫酒飧?。事?shí)上，在先進(jìn)封裝中實(shí)現(xiàn)類似速度的唯一方法是使用全3D集成電路，這種集成電路可以進(jìn)行布局規(guī)劃，使關(guān)鍵數(shù)據(jù)需要傳輸?shù)木嚯x比平面SoC更短。目前，這種方法已應(yīng)用于HBM存儲(chǔ)器堆棧下方的邏輯層，但DRAM堆棧能否達(dá)到或接近SRAM的速度還有待觀察。此外，由于散熱和偏差相關(guān)的問(wèn)題，全3D集成電路在其他應(yīng)用中是否具有成本效益也尚不明確。

光子學(xué)或許能提供一個(gè)可行的過(guò)渡方案。近期關(guān)于將光波導(dǎo)嵌入玻璃基板的討論表明，這種方法可以顯著加快數(shù)據(jù)傳輸速度，且產(chǎn)生的額外熱量極少。面臨的挑戰(zhàn)包括如何防止玻璃開(kāi)裂、如何在狹小空間內(nèi)將光信號(hào)轉(zhuǎn)換為電信號(hào)，以及如何應(yīng)對(duì)熱致光漂移。值得慶幸的是，許多玻璃和硅的熱膨脹系數(shù)大致相同。

光學(xué)技術(shù)在多個(gè)領(lǐng)域發(fā)揮著越來(lái)越重要的作用。掩模寫(xiě)入技術(shù)的進(jìn)步使得在晶圓上印刷各種形狀（包括多邊形和曲線形狀）的精度大大提高。英特爾的塞爾表示，他們正在非常仔細(xì)地研究曲線形狀。這是一種權(quán)衡，因?yàn)橛?jì)算這些曲線形狀的成本更高，但精度也更高。所以這取決于需要多高的精度，因?yàn)槲⒄{(diào)也需要額外的成本。

另一種選擇是高數(shù)值孔徑（NA）的極紫外（EUV）光刻技術(shù)。Intel 18A的設(shè)計(jì)允許使用單次EUV光刻，但展望未來(lái)，將不得不采用多次EUV光刻，而這正是用單次高NA EUV光刻替代多次低NA EUV光刻的機(jī)會(huì)所在。目前正在Intel 14A上進(jìn)行這方面的研究。已經(jīng)制定了設(shè)計(jì)規(guī)則，以便能夠同時(shí)使用這兩種技術(shù)。但隨著時(shí)間推移，如果能夠用單次高NA光刻替代低NA EUV，就能簡(jiǎn)化工藝流程并降低成本。

另一種選擇是在多芯片組件中組合不同類型的單元，這可以進(jìn)一步降低成本。IP是設(shè)計(jì)的關(guān)鍵組成部分，當(dāng)然，IP是針對(duì)特定技術(shù)節(jié)點(diǎn)（例如2納米）進(jìn)行優(yōu)化的。通過(guò)這種混合設(shè)計(jì)理念，可以混合搭配不同的標(biāo)準(zhǔn)單元。可以將高性能標(biāo)準(zhǔn)單元與低功耗標(biāo)準(zhǔn)單元以及高密度標(biāo)準(zhǔn)單元混合使用?，F(xiàn)在有更多類型的標(biāo)準(zhǔn)單元可供選擇，而工具必須非常智能地選擇它們，才能最大限度地發(fā)揮其優(yōu)勢(shì)。如果為了滿足高性能計(jì)算AI設(shè)計(jì)中非常高的性能目標(biāo)而到處使用高性能標(biāo)準(zhǔn)單元，那么將付出功耗和其他指標(biāo)方面的代價(jià)。但這種混合使用非常重要。

組件的混搭組合將重點(diǎn)從縮小數(shù)字邏輯尺寸轉(zhuǎn)移到數(shù)據(jù)傳輸。所謂的“超越摩爾定律”設(shè)計(jì)是實(shí)現(xiàn)人工智能/高性能計(jì)算數(shù)據(jù)中心以及未來(lái)高性能邊緣計(jì)算性能目標(biāo)的唯一途徑。在許多情況下，它們還能加快產(chǎn)品上市速度，因?yàn)樗鼈兝昧税雽?dǎo)體制造領(lǐng)域數(shù)十年的經(jīng)驗(yàn)積累。

我們?nèi)匀粫?huì)采用平面加工工藝，仍然會(huì)將晶圓放入設(shè)備中，處理晶圓上暴露的所有內(nèi)容。每個(gè)工藝都有其參數(shù)、變異性和相關(guān)的測(cè)量技術(shù)。這些都會(huì)滲透到構(gòu)建的任何結(jié)構(gòu)中。工藝、參數(shù)和關(guān)鍵性能指標(biāo)都會(huì)更多。理解這些變異性如何滲透到技術(shù)中、它們?nèi)绾蜗嗷プ饔?、以及在哪里需要控制它們的基本?shù)學(xué)原理并沒(méi)有改變。數(shù)學(xué)計(jì)算量確實(shí)增加了，但本質(zhì)上并沒(méi)有改變。