韜定律不是定律是工程創(chuàng)新 華為提出半導(dǎo)體新方向！5月25日，在2026國際電路與系統(tǒng)研討會上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波正式發(fā)表了“韜定律”。這是中國在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。

要理解“韜定律”這個新方向，先需要了解半導(dǎo)體領(lǐng)域的“舊定律”——摩爾定律。過去數(shù)十年里，半導(dǎo)體的發(fā)展進(jìn)步遵循摩爾定律：集成電路上的晶體管數(shù)量大約每兩年翻一番，芯片性能每隔兩年翻一倍。這意味著行業(yè)一直追求把晶體管越做越小，以增加一塊芯片上的晶體管數(shù)量，并縮短信號傳輸時間。

然而，近年來摩爾定律遇到了兩堵墻。一是物理墻，晶體管已經(jīng)縮小到幾個納米級別，再縮小會導(dǎo)致量子隧穿效應(yīng)，使晶體管不再可靠。二是經(jīng)濟(jì)墻，建造一條3納米芯片生產(chǎn)線的投資高達(dá)近200億美元，這使得全球范圍內(nèi)能跟進(jìn)投產(chǎn)的工廠只剩下兩三家。

如果把芯片想象成一座城市，晶體管是樓房，信號是在城市里跑的車，摩爾定律的做法是把每條路都修窄，樓挨著樓蓋，以減少信號傳輸距離。但現(xiàn)在的現(xiàn)實(shí)情況是，城市里的路已經(jīng)窄到車都過不去了，樓距即便可以再窄，意義也不大了。

“韜定律”換了一個思路，重新設(shè)計(jì)整個交通系統(tǒng)，通過修高架、設(shè)快車道、優(yōu)化信號燈等方法，讓信號跑得更快，提升城市的運(yùn)作效率。這是一種“時間微縮”的思路，通過系統(tǒng)性降低時間常數(shù)（τ），持續(xù)壓縮信號傳播時延，不斷提升晶體管密度。

實(shí)現(xiàn)韜定律目標(biāo)的技術(shù)叫“邏輯折疊”。華為已基于這一理論設(shè)計(jì)并量產(chǎn)了381款芯片，這些芯片不僅有實(shí)驗(yàn)室樣品，還有在不同場景中實(shí)際運(yùn)行的產(chǎn)品。華為旗下的海思半導(dǎo)體起步于2004年，2007年開始自主研發(fā)基帶芯片，此后十年間，巴龍基帶芯片從3G做到5G。2017年，麒麟970發(fā)布，首次集成獨(dú)立NPU，一年后，麒麟980以雙NPU架構(gòu)量產(chǎn)，制程躍升至7納米。2020年，麒麟9000以5納米制程登頂，晶體管規(guī)模達(dá)到同期旗艦水平。

盡管接下來三年華為處處受限，先進(jìn)工藝停擺，但設(shè)計(jì)沒有停止。2023年8月29日，搭載麒麟9000S的Mate 60系列上架，這顆7納米芯片大幅提升了國產(chǎn)化率。此外，華為的“芯片版圖”還包括通信領(lǐng)域用到的基帶和基站芯片、通用通信領(lǐng)域的鯤鵬處理器、AI領(lǐng)域的昇騰系列芯片等。

何庭波提出了一個具體可衡量的目標(biāo)：到2031年，基于韜定律的高端芯片，晶體管密度將達(dá)到1.4納米制程的同等水平。這不是在物理上做出1.4納米的晶體管，而是通過韜定律的時間縮微方法，讓芯片的性能等效于1.4納米工藝芯片。

今年秋天，華為將發(fā)布新的麒麟手機(jī)芯片，完整采用邏輯折疊技術(shù)，由韜定律指導(dǎo)的最新產(chǎn)品將很快到達(dá)消費(fèi)者手中。何庭波表示，未來屬于開放合作，期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。