華為發(fā)布的韜定律到底是什么意思從“縮尺寸”到“壓時(shí)間”(5)

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2026-05-26 09:13:35 經(jīng)濟(jì)觀察報(bào)

值得一提的是，韜定律的適用范圍不僅限于手機(jī)芯片。大型AI集群超過(guò)80%的能耗用于數(shù)據(jù)傳輸，超過(guò)70%的成本投入在存儲(chǔ)設(shè)備上。對(duì)AI系統(tǒng)而言，壓縮數(shù)據(jù)在芯片之間、機(jī)柜之間和封裝內(nèi)部的傳輸時(shí)間，與優(yōu)化計(jì)算本身同等重要。何庭波在上述論文也提出了多項(xiàng)面向AI數(shù)據(jù)中心的技術(shù)方案。

按照何庭波在論文的預(yù)測(cè)，到2035年，AI硬件集成度將增長(zhǎng)超過(guò)100倍。昇騰系列AI芯片則預(yù)計(jì)在2030年前后引入邏輯折疊技術(shù)。

韜定律能否從單款芯片擴(kuò)展到整個(gè)產(chǎn)業(yè)，取決于一項(xiàng)關(guān)鍵工藝的成熟度——先進(jìn)封裝。一位半導(dǎo)體產(chǎn)業(yè)鏈分析人士表示，韜定律的發(fā)布標(biāo)志著國(guó)產(chǎn)半導(dǎo)體正式在混合鍵合和3D堆疊方向上進(jìn)行系統(tǒng)性投入，對(duì)晶圓廠、封裝企業(yè)和EDA公司都有直接影響。邏輯折疊的核心工藝是把兩片甚至多片晶圓縱向堆疊在一起，每多堆疊一層，就要多做一輪完整的制造流程。

不過(guò)，何庭波在論文中也明確列出了一系列韜定律尚未解決的技術(shù)難題。第一個(gè)難題是EDA工具鏈。現(xiàn)有的芯片設(shè)計(jì)軟件是為平面時(shí)代開(kāi)發(fā)的，面積、時(shí)序、功耗三個(gè)指標(biāo)分開(kāi)優(yōu)化，但邏輯折疊要求設(shè)計(jì)工具把多層堆疊的晶圓當(dāng)作一個(gè)整體來(lái)處理，支持在標(biāo)準(zhǔn)單元層級(jí)上進(jìn)行跨層分配，傳統(tǒng)的二維設(shè)計(jì)工具無(wú)法適配這種需求。第二個(gè)難題是晶圓間的工藝偏差。此外，芯片行業(yè)現(xiàn)有的性能評(píng)測(cè)標(biāo)準(zhǔn)也無(wú)法評(píng)估韜定律追求的全棧協(xié)同優(yōu)化效果。何庭波呼吁行業(yè)建立一套新的基準(zhǔn)測(cè)試體系，能夠量化系統(tǒng)各層級(jí)的延遲分布和優(yōu)化空間。

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(責(zé)任編輯：zx0176)

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