華為發(fā)布的韜定律到底是什么意思從“縮尺寸”到“壓時間”(3)

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2026-05-26 09:13:35 經(jīng)濟觀察報

整個半導(dǎo)體行業(yè)由此進入了一個“做小就是做好”的黃金時代。但這套規(guī)則在2005年前后開始失效。登納德規(guī)則成立的前提是電壓和尺寸同步縮小，功耗密度保持不變。但電壓縮小到一定程度后，晶體管在關(guān)閉狀態(tài)下開始漏電，“縮小尺寸”的副作用出現(xiàn)：芯片功耗密度上升，發(fā)熱加劇。于是，芯片行業(yè)的工程師們不得不在同一時刻只啟用芯片上的部分區(qū)域，讓其余晶體管保持閑置，業(yè)內(nèi)稱之為“暗硅”。這意味著，“縮小尺寸”不再自動等于“全面進步”，功耗和發(fā)熱成了每一代制程都要額外付出的代價。

盡管“做小等于做好”的前提已經(jīng)動搖，但幾何縮微仍然是整個行業(yè)唯一成熟的技術(shù)路線，短期內(nèi)沒有替代方案。與此同時，智能手機等消費電子產(chǎn)品的快速普及，對芯片的小型化和低功耗持續(xù)提出更高要求，行業(yè)有充分的動力繼續(xù)沿這條路走下去。

為應(yīng)對功耗問題，行業(yè)在晶體管結(jié)構(gòu)上進行了一次重大升級——從平面設(shè)計改為鰭式場效應(yīng)晶體管（FinFET），柵極從三面包裹溝道，控制力增強，漏電得到緩解。憑借這一代架構(gòu)升級，幾何縮微又延續(xù)了大約十年，但進入7納米及以下制程后，繼續(xù)縮小尺寸帶來的性能提升在快速收窄。

何庭波在論文中指出了幾何縮微在7納米之后加速失效的三個原因：第一，由于速度飽和效應(yīng)，晶體管的速度提升與尺寸縮小之間的關(guān)系，從二次方變成了線性。第二，芯片內(nèi)部互連線路的寄生電阻和電容日益主導(dǎo)信號延遲。第三，在經(jīng)濟層面，隨著掩模版成本、EUV設(shè)備折舊以及設(shè)計規(guī)則復(fù)雜度的大幅攀升，在2納米節(jié)點，一顆芯片的設(shè)計預(yù)算已超過10億美元。單個晶體管的成本不降反升。

圍繞幾何縮微之外的替代路徑，行業(yè)已經(jīng)在多個方向上探索，芯粒（Chiplet）是其中最受關(guān)注的方向之一。對于華為來說，這個問題來得更早，也更急迫——2019年，由于地緣政治影響，華為無法繼續(xù)使用海外最先進的芯片代工服務(wù)。在這種情況下，不管摩爾定律是否失效，華為都已經(jīng)無法沿著幾何縮微的路線繼續(xù)走下去。

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