業(yè)內(nèi)：華為給半導(dǎo)體換了把尺子時(shí)間縮微引領(lǐng)新路徑

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2026-05-26 15:23:17 華爾街見聞

業(yè)內(nèi)：華為給半導(dǎo)體換了把尺子時(shí)間縮微引領(lǐng)新路徑！半導(dǎo)體行業(yè)正面臨一個(gè)公開的秘密：摩爾定律正在走向極限。過去60年，從Intel、臺(tái)積電到ASML，整條產(chǎn)業(yè)鏈賴以運(yùn)轉(zhuǎn)的底層規(guī)律正在迎來挑戰(zhàn)。今天最先進(jìn)的納米級(jí)芯片柵極寬度只有十幾個(gè)硅原子，再小下去，由于量子隧穿效應(yīng)的存在，電子將不再被半導(dǎo)體有效約束。不斷縮小制程這條路走了六十年，所有人都知道盡頭在哪里，但沒有人愿意公開承認(rèn)。

業(yè)內(nèi)：華為給半導(dǎo)體換了把尺子

直到2026年5月25日，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波發(fā)布了一條新的半導(dǎo)體演進(jìn)原則：韜（τ）定律，其核心命題是以“時(shí)間縮微”替代摩爾定律的“幾何縮微”。隨著摩爾定律逼近極限，何庭波認(rèn)為一條新的路徑值得探索，即不再追求晶體管的縮小，而是讓信號(hào)跑得更快?；谶@條路徑，華為過去六年量產(chǎn)了381款芯片。今年秋季發(fā)布的新一代麒麟芯片，將在不更換制程的前提下實(shí)現(xiàn)晶體管密度50%以上躍升。到2031年，華為計(jì)劃讓芯片的晶體管密度追平1.4納米制程的同等水平，用的正是這套方法論。

事實(shí)上，韜定律并不是憑空出現(xiàn)的，從英偉達(dá)到臺(tái)積電，從AMD到海力士，整個(gè)半導(dǎo)體行業(yè)已經(jīng)在同一個(gè)方向上摸索了將近十年。華為的這一次發(fā)聲，正式勾勒出這場探索的一條清晰框架與標(biāo)準(zhǔn)。

τ在電路理論中被稱作“時(shí)間常數(shù)”。一顆芯片里有數(shù)十億個(gè)晶體管，它們之間由金屬導(dǎo)線連接。信號(hào)沿著導(dǎo)線跑，但導(dǎo)線有阻力，越長阻力越大，信號(hào)就越慢。因此τ越小，信號(hào)越快，芯片性能越強(qiáng)。過去數(shù)十年晶體管縮小的過程，本質(zhì)上不僅提升了晶體管密度，也同步降低了寄生電容與信號(hào)傳播延遲，因此RC時(shí)間常數(shù)長期處于下降通道。韜定律的思路充滿了第一性原理的味道，既然目的是降低τ來提高效率，那除了把晶體管做得更小，顯然也可以在其他維度實(shí)現(xiàn)壓縮。何庭波把τ拆成了四層：晶體管層、電路層、芯片層、系統(tǒng)層，每一層都有不同的辦法壓縮時(shí)間。

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