在2納米及以下工藝水平,摩爾定律意味著芯片上集成的晶體管數(shù)量更多,但同時也帶來了新的挑戰(zhàn)。理論上,集成更多晶體管可以提高數(shù)據(jù)處理速度和傳輸效率,但實際操作中卻面臨諸多難題。

縮小晶體管、導(dǎo)線和存儲單元尺寸是實現(xiàn)這一目標(biāo)的傳統(tǒng)方法,但在2納米及以下制程下,這種方法遇到了嚴(yán)峻挑戰(zhàn)。導(dǎo)線非常細,導(dǎo)致RC延遲問題顯著增加。作為緩存主要手段的SRAM尺寸縮小速度遠落后于數(shù)字邏輯電路,限制了單個光罩大小的芯片上的存儲容量。此外,由于工藝偏差,在晶圓廠中實現(xiàn)相同的良率變得更加困難,因為偏差可能出現(xiàn)在數(shù)百甚至數(shù)千個插入點以及制造過程中使用的數(shù)十種工具上。

任何制造工藝都存在一定程度的偏差,但在2納米制程中,偏差程度及其成因都在增加。金屬層和襯底越來越薄,容易發(fā)生翹曲,導(dǎo)致凸點無法完全連接。為確保芯片可靠性而需要的數(shù)十道工序也可能削弱或損壞脆弱的互連結(jié)構(gòu)或材料。結(jié)果是,雖然芯片上的晶體管和互連數(shù)量更多,但缺陷率也更高,成本上升,良率下降。
Synopsys工程副總裁Abhijeet Chakraborty表示,人們期望尺寸縮小后,器件性能更快、功耗更低、晶體管密度更高,但這些目標(biāo)的實現(xiàn)充滿挑戰(zhàn)。實際應(yīng)用中,良率和可制造性都面臨著諸多挑戰(zhàn)。
制造工藝是一個不斷完善的過程。隨著時間推移,工藝不斷改進,使得代工廠能夠放寬嚴(yán)格的設(shè)計規(guī)則,EDA和設(shè)備供應(yīng)商也能針對每項工藝制定相應(yīng)的規(guī)則和例外情況。最初,僅僅是讓這些先進節(jié)點設(shè)計正常運行本身就是一項工程壯舉,早期版本通常是針對最壞情況設(shè)計的,包含冗余晶體管、互連線以及足夠的內(nèi)置自測試功能,以便在必要時重新路由數(shù)據(jù)和處理過程。
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2026-01-05 17:52:48臺積電2nm芯片量產(chǎn)落地影響幾何